Feuille de route des technologies de procédés d'Imec jusqu'en 2036

La feuille de route de l'imec nous fera passer de 7 nm à 0,2 nm ou 2 ångström d'ici 2036, en gardant un rythme d'introduction de deux à deux ans et demi.

Premièrement, les progrès continus de la lithographie seront la clé d'une nouvelle mise à l'échelle dimensionnelle : la lithographie traditionnelle utilise la lumière et, aujourd'hui, la longueur d'onde de la lumière est supérieure à la précision requise des motifs.

C'est pourquoi la lithographie UV extrême (EUV) a été introduite. Il apparaît désormais sur des bandes de production de plus en plus fonctionnelles pour la fabrication en série. EUV nous fera passer de la génération de cinq nanomètres à deux nanomètres.

Pour réduire la taille, nous avons besoin d'une version mise à jour de l'EUV, EUV à haute NA, avec des objectifs plus grands. Ceux-ci auront un diamètre d'un mètre avec une précision de 20 picomètres.

Pour les EUV à haute NA, le premier prototype, développé par ASML, sera disponible en 2023.

L'insertion dans la fabrication à grand volume est attendue au cours de 2025 ou 2026. Afin de réduire les risques de l'introduction dans la fabrication, l'imec, en collaboration avec ASML, a mis en place un programme très intensif pour développer tous les éléments de base clés, tels que la technologie des masques. et des matériaux utilisant une résistance UV humide ou sèche, la métrologie et la caractérisation optique.

Aujourd'hui, presque tous les fabricants de puces construisent des micropuces avec des transistors FinFET. Cependant, lorsqu'ils entrent dans la génération 3 nm, les FinFET souffrent d'interférences quantiques, provoquant des perturbations dans le fonctionnement des micropuces.

Le prochain en ligne est le transistor Gate-All-Around (GAA) ou nanosheet, construit comme un empilement de nanosheets, il offrira des performances améliorées et des effets de canal court améliorés. Cette architecture sera essentielle à partir de 2 nm.

Samsung, Intel et TSMC ont déjà annoncé qu'ils introduiraient des transistors GAA dans leurs nœuds 3 nm et/ou 2 nm.

Le transistor à feuille de fourche est une invention de l'imec, encore plus dense que le transistor à nanofeuille, étendant le concept de porte tout autour à la génération 1 nm.

L'architecture forksheet introduit une barrière entre les canaux négatifs et positifs, permettant aux canaux de se rapprocher.

Cette architecture devrait permettre une réduction de la taille des cellules de 20 %.

Une mise à l'échelle supplémentaire peut être réalisée en plaçant les canaux négatifs et positifs les uns sur les autres, appelés transistor FET complémentaire (CFET), un successeur vertical complexe du GAA.

Cela améliore considérablement la densité mais se fait au détriment d'une complexité de processus accrue, en particulier pour contacter la source et les drains des transistors.

A terme, les transistors CFET intégreront de nouveaux matériaux monocouches 2D ultra-minces d'épaisseur atomique, comme le disulfure de tungstène (WS2) ou le molybdène.

Cette feuille de route de l'appareil, combinée à la feuille de route de la lithographie, nous amènera à l'ère ångström.

Deux autres défis se jouent au niveau du système de ces transistors inférieurs à 2 nm.

La bande passante mémoire ne peut pas suivre les performances du processeur.

Le processeur ne peut pas fonctionner plus vite que le rythme auquel les données et les instructions deviennent disponibles à partir de la mémoire.

Pour abattre ce « mur de la mémoire », la mémoire doit se rapprocher de la puce.

Une approche intéressante pour abattre le mur de la mémoire est l'intégration de système sur puce 3D (3D SOC), qui va au-delà des approches de puces populaires d'aujourd'hui.

Suivant cette approche d'intégration hétérogène, le système est partitionné en puces séparées qui sont simultanément conçues et interconnectées dans la troisième dimension.

Cela permettra par exemple d'empiler une couche de mémoire SRAM pour le niveau 1-Cash directement sur les dispositifs logiques de base, permettant une interaction rapide entre la mémoire et la logique.

Pour obtenir une connectivité hors module à bande passante extrêmement élevée, des interconnexions optiques, intégrées sur des interposeurs photoniques, sont en cours de développement.

En ce qui concerne les défis liés au système, obtenir suffisamment de puissance dans la puce et évacuer la chaleur devient plus difficile.

Cependant, une solution est en vue : la distribution de puissance s'étend désormais du haut du wafer à travers plus de dix couches métalliques jusqu'au transistor. Imec travaille actuellement sur une solution à partir de l'arrière de la plaquette.

Nous coulerons des rails d'alimentation dans la plaquette et les connecterons à l'arrière à l'aide de vias nano traversants en silicium dans des matériaux plus larges et moins résistifs.

Cette approche découplera le réseau de distribution d'énergie du réseau de signal, améliorant les performances globales de distribution d'énergie, réduisant la congestion du routage et, en fin de compte, permettant une mise à l'échelle standard de la hauteur des cellules.